東京高等裁判所 昭和６２年（行ケ）１２６号 判決
一 請求の原因一（特許庁における手続の経緯）、二（本願発明の要旨）及び三（審決の理由の要点）の事実は、当事
者間に争いがない。
二 そこで、原告主張の審決の取消事由の存否について判断する。
１（一） 成立に争いのない甲第四号証（昭和五八年三月二八日付け手続補正書、以下「補正明細書」という。）によれば、本願発明の技術的課題（目的）、構成及び作用効果は、次のとおりであると認められる。
本願発明は、主として金属―絶縁膜―半導体（以下「MIS」という。）トランジスタを用いた記憶装置に関するものである（補正明細書第二頁第二行ないし第五行）。
従来の記憶装置は、第２図（別紙図面一参照）に示すように語線｛Wo-W(n-1)｝が二つのメモリ素子群１、２に共用されるため、大きな浮遊容量をもつことになり、中央に配置された行デコーダはこの大きな浮遊容量を駆動しなければならないので、メモリ素子を選択する時間が大きくなるという欠点があつた。また、メモリ素子群をスタテイツク形回路で構成したときは、同一行内の全てのメモリ素子について、一対のビツトの線のうち、いずれか一方のビツト線を通してメモリ素子に電流が流れるのは不可避のことであり、メモリ素子群１及び２を含めて一行全列にわたつて電流が流れ込むため消費電力が極めて大きくなるという欠点があつた（同第二頁第一二行ないし第四頁第一七行）。
本願発明は、従来の記憶装置における右欠点を除去することを目的とし（同第四頁第一八行、第一九行）、本願発明の要旨記載のとおりの構成を採用したものである。
本願発明は、前記構成を採用したことにより、行デコーダの負荷容量を低減させて語線を高速に駆動でき、メモリ素子の選択を高速化し、しかもメモリチツプの消費電力を少なくするという作用効果を奏するものである（同第五頁第六行ないし第九行）。
（二） 他方、引用例には、審決認定の技術的事項が記載されていること及び引用例の記載内容は先願公報の記載内容と同一であることは当事者間に争いがない。そこで、先願公報に基づいて引用例記載のものの技術内容を検討すると成立に争いのない甲第二号証（先願公報）によれば、引用例記載のものは、MOSトランジスタからなるデコーダ回路に関するもので、回路構成要素の減少を図つたデコーダに関するものであること（第一頁第二欄第四行ないし第六行）、従来から用いられている直列形MOSトランジスタデコーダ（別紙図面二、第１図参照）は、コード信号が入力された全MOSトランジスタ11～1nがオン状態のとき選択されて出力端子Voutにアース電位が導出され、また、並列形MOSトランジスタデコーダ（別紙図面二、第２図参照）は、全MOSトランジスタ2I～2nがオフ状態のとき、デコーダ出力Voutは電源電位Vccとなつて選択されたことになるが、これらいずれの形のデコーダも、変換された出力信号を得るためには一つのデコーダ出力に対してデコードする入力ビツト数に応じたMOSトランジスタ及び負荷MOSトランジスタを必要とし、LSIとして構成した場合にチツプ内に占める面積が大きくなるという欠点があつたこと（第一頁第二欄第一九行ないし第二頁第三欄第一二行）、引用例記載のものは、従来装置の右欠点を除去して集積度の高いデコーダを提供することを目的とし（第二頁第三欄第一三行、第一四行）、一端が第一出力端子となり、ゲート端子に入力コード信号の内の一つのビツト信号を反転した信号<省略>が与えられた分離第一MOSトランジスタと、前記入力コード信号の内の一つのビツト信号Aiが与えられて一端が前記第一出力に接続された分離第三MOSトランジスタと、一端が第二出力端子となりゲート端子に前記ビツト信号Aiが与えられた分離第二MOSトランジスタと、前記反転信号<省略>が与えられて一端が前記第二出力端子に接続された分離第四MOSトランジスタと、前記分離第一MOSトランジスタと分離第二MOSトランジスタ間に挿入され且つゲート端子にコード信号の残りのビツト信号が夫々入力された並列接続されたMOSトランジスタ群とを備えてなり、該MOSトランジスタ群を第一デコーダ出力と第二デコーダ出力に対して共用させてなることを特徴とするMOSトランジスタ・デコーダ（第一頁第一欄第五行ないし第二欄第二行）との特許請求の範囲記載のとおりの構成を採用し、右構成を採用したことにより、第１ビツト信号の論理状態でオン・オフ状態が制御される振り分け用の分離MOSトランジスタを付加することにより、第一出力端子Vout1に対するデコーダと第二出力端子Vout2に対するデコーダMOSトランジスタ群を共通させて構成することができ、回路の構成素子を減少させることができ、またLSIに構成する場合にデコーダの占める面積を大幅に減少させることができるという作用効果を奏するものである（第三頁第七欄第二行ないし第一〇行）ことが認められる。
２ ところで、原告は、「引用例は、第一及び第二のメモリ素子群が左右に位置するように配置されたｎ個の行デコーダを備えた半導体記憶装置におけるものにおいて、一個のデコーダを開示し、他の慣用手段の開示を省略したものであり、本願発明と引用例記載のものとを対比すると、両者は実質的に同一である、とする審決の認定、判断は誤りである。」旨主張する。
（一） デコーダの用途の一つとして半導体記憶装置があることは技術常識ではあるが、引用例記載のものは、MOSトランジスタからなるデコーダ回路に関するもので、集積度の高いデコーダを提供することを目的としたものであることは前記１（二）で認定したとおりであつて、デコーダの幾何学的配置までも技術的課題とするものではなく、前掲甲第二号証によるも、先願公報の発明の詳細な説明には、半導体記憶装置に触れる記載はなく、デコーダの幾何学的配置を示唆する記載も認められない。してみると、半導体記憶装置において、メモリセルアレイを第一及び第二のメモリ素子群に分けて中央部にデコーダを配置することは本件出願前周知の技術であつたとしても、デコーダそれ自体の技術を記載するところの引用例、特にその第３図から、第一及び第二のメモリ素子群がデコーダを中心にして左右に配置されることが示唆されているとはいえないから、引用例は、第一及び第二のメモリ素子群が左右に位置するように配置されたｎ個の行デコーダを備えた半導体記憶装置におけるものにおいて、一個のデコーダのみを開示し、他の慣用手段の開示を省略しているものであると解することはできない。
被告は、引用例には第３図が実体配線図であるという記載はないが、第３図のように幾何学的にデコーダの左右に第一及び第二の出力端子をもうけてはならないという記載もない。そして、特許出願等の願書に添付される図面に記載される記憶装置の内部機構及びその配置は通常実際の記憶装置に基づいたものであり、右第３図のデコーダが半導体記憶装置の構成要素であることは明らかであるから、第３図が幾何学的にデコーダの左右に第一及び第二の出力端子を設けることを示したものと解してはならないとする格別の理由はない、と主張する。
しかしながら、引用例記載のものがデコーダの幾何学的配置までをも技術的課題とするものでないことは先に認定したとおりであつて、このことからすれば幾何学的配置についての記載が引用例にないことはむしろ当然のことと考えられる。そして、たとえ半導体記憶装置についての特許出願等に添付される図面において被告の主張するような事実があるとしても、それはあくまでも半導体記憶装置についてであつて、半導体記憶装置に用いることが一用途にすぎない引用例の第３図のデコーダにあつてもそうであると解することはできない。したがつて、被告の右主張は採用し得ない。
（二） MOSトランジスタからなるデコーダの一用途として半導体記憶装置があることは技術常識であり、また、原本の存在ならびに成立について争いのない甲第五号証、第六号証によれば、その半導体記憶装置においてメモリセルアレイを第一及び第二のメモリ素子群に分けて中央部にデコーダを配置することは本件出願前周知の事項であると認められる。そこで、引用例に記載のデコーダを右周知の半導体記憶装置に適用した場合についてみるに、前記１（二）で認定したとおりの先願公報に記載の特許請求の範囲及び発明の詳細な説明によれば、引用例記載のもののデコーダ回路においては、一端が第一出力端子Vout1に接続された分離第一MOSトランジスタ3i1のゲート及び分離第三MOSトランジスタ3i3のゲートには、デコーダの入力コード信号のうちの一つのビツト信号を反転した信号<省略>と、右入力信号のうちの一つのビツト信号Aiが各々加えられるものであり、一端が第二出力端子Vout2に接続された分離第二MOSトランジスタ3i2のゲート及び分離第四MOSトランジスタ3i4のゲートには、デコーダの入力信号のうちの一つのビツト信号Aiと右入力信号のうちの一つの信号を反転した信号<省略>が各々加えられるものであり、入力されたｎビツトからなるコード信号A1～Anに対して第１番目のビツト信号Aiによつて二つの出力端子Vout1、Vout2のいずれかに振り分けて変換された出力信号を導出するものである。したがつて、引用例記載のものを本件出願前周知であるところの半導体記憶装置に用いるにしても、デコーダに入力される第１ビツト信号Ai又はその反転信号<省略>は行アドレス信号であり、これらの信号が印加される振分け用の分離MOSトランジスタは行を選択するものであるから、引用例記載のものは右半導体記憶装置における行デコーダを構成する要素でしかない。
これに対して、本願発明はその要旨から明らかなように、行デコーダとは別に伝達用トランジスタを備えるものであり、行デコーダのいずれかが選択されると共に、第一及び第二のメモリ素子群のいずれかが選択されたとき、この選択されたメモリ素子群の前記選択された行デコーダに対応する行の語線のみがこの伝達用トランジスタを介して活性化されるものである。
そして、このことは、本願明細書の発明の詳細な説明に記載された実施例からも明らかである。すなわち、前掲甲第四号証によれば、「第４図において、〔ToL～T(n-1)L〕および〔ToR～(n-1)R〕は伝達用MISトランジスタであり、〔QoL～Q(n-1)L〕および〔QoR～Q(n-1)R〕は語線が浮遊状態にあるとき、語線を接地電位点ないしはその近傍の固定電位等の所定電位点まで駆動するための放電用MISトランジスタである。（Ａα１）、（Ａα２）、（<省略>１）、（<省略>２）は列選択用アドレス信号（Ａα）を基にそれをインバータ等により反転したり、また増幅するなどの所望の処理を施したりして得られた信号である。図に示すように、メモリ素子群(1)に対する伝達用MISトランジスタ〔ToL～T(n-1)L〕のゲートに入力される信号（<省略>１）とメモリ素子群(2)に対する伝達用MISトランジスタ〔T-oR～T(n-1)R〕のゲートに入力される信号（Ａα１）は互いに反転関係にあり、メモリ素子群(1)に対する放電用MISトランジスタ〔QoL～Q(n-1)L〕のゲートに入力される信号（Ａα２）と、メモリ素子群(2)に対する放電用MISトランジスタ〔QoR～Q(n-1)R〕のゲートに入力される信号（<省略>２）も反転関係にある。しかもアドレス信号（Ａα１）と（<省略>２）も互に反転関係にあり、（<省略>１）と（Ａα２）も互いに反転関係にある。したがつて（Ａα１）と（Ａα２）は同一信号であつてもよく、（<省略>１）と（<省略>２）も同一信号であつてもよい。（中略）今、列選択用アドレス信号（Ａα）がHighで前記信号（Ａα１）、（Ａα２）が“High”、（Ａα１）、（Ａα２）が“Low”であり、しかも第〇行が選択されていて行デコーダ（XDo）の出力がHighで、その他の行デコーダ〔XD1～XD(n-1)〕の出力が“Low”である場合を考える。このときMISトランジスタ〔ToR～T(n-1)R〕と〔QoL～Q(n-1)L〕がオン状態となつて低インピーダンスになり、またMISトランジスタ〔ToL～T(n-1)L〕と〔QoR～Q(n-1)R〕がカツトオフ状態となつて高インピーダンスとなる。その結果、メモリ素子群(1)には行デコーダ信号は伝達されず、MISトランジスタ〔ToL～T(n-1)L〕によつて非選択とされる。一方メモリ素子群(2)については、すべての行デコーダの信号が伝達されるが、“High”は（XDo）のみであるから結局語線（WoR）だけが“High”になつて活性化され、その他の全ての語線〔W1R～W(n-1)R〕、［WoL～W(n-1)L］は、“Low”となる。
したがつて、行デコーダ（XDo）は選択されたメモリ素子群(2)の選択された行（第〇行）の語線（WoR）だけ駆動し、同一行内にある選択されていないメモリ素子群(1)の語線（WoL）は駆動しない（第五頁第一二行ないし第七頁第二〇行）。」と記載されていて、本願明細書の発明の詳細な説明には前記認定と矛盾する記載は存しない。
してみると引用例記載のものを構成要素とする半導体記憶装置における分離MOSトランジスタは、行を選択活性化するものであつて、本願発明における伝達用トランジスタのように二つのメモリ素子群のいずれかを活性化させるものとは異なるものといわざるを得ない。
したがつて、「本願発明におけるｎ個の行デコーダは、引用例記載のものにおけるMOSトランジスタ群｛31～3(i-1)・3(i+1)～3n｝であつて、本願発明における第一及び第二のメモリ素子群の各語線にそれぞれ設けられた伝達用トランジスタは、引用例記載のものにおける分離第一MOSトランジスタ3｜1及び分離第二MOSトランジスタ3｜2に相当する。そして、本願発明における行デコーダのいずれかが選択されると共に、第一及び第二のメモリ素子群のいずれかが選択されたとき、この選択されたメモリ素子群の前記選択された行デコーダに対応する行のデコーダの語線のみが、右伝達用トランジスタを介して活性化されるようにしたことは、引用例記載のものにおける動作と同じ動作である。」とした審決の認定、判断は誤りであるというほかない。
３ 以上のとおりであつて、審決は、引用例記載のものの技術内容を誤認した結果、本願発明と引用例記載のものは実質的に同一であると誤つて認定、判断したものであるから、違法として取消しを免れない。
三 よつて、審決の取消しを求める原告の本訴請求は正当としてこれを認容する。
〔編注〕本願発明の要旨は左のとおりである。
複数のスタテイツク形メモリ素子が共通に接続された語線をｎ行有する第一のメモリ素子群と、複数のスタテイツク形メモリ素子が共通に接続された語線をｎ行有する第二のメモリ素子群と、前記第一および第二のメモリ素子群が左右に位置するようにこれらの間に配置され、前記第一および第二のメモリ素子群の同一行の語線にそれぞれ共通に対応して設けられたｎ個の行デコーダと、前記第一および第二のメモリ素子群の各語線にそれぞれ設けられた伝達用トランジスタを備え、前記行デコーダのいずれかが選択されると共に、前記第一および第二のメモリ素子群のいずれかが選択されたとき、この選択されたメモリ素子群の前記選択された行デコーダに対応する行の語線のみが、前記伝達用トランジスタを介して活性化されるようにした半導体記憶装置。